1. 多層基板スタックアップを採用する
高周波回路には、制御されたインピーダンスとノイズ抑制が必要です。専用の電源プレーンとグランド プレーンを備えた多層 PCB (4 層または 6 層スタックアップなど) は、両面基板と比較してクロストークを最大 50% 削減します。 IPC-2141 によれば、誘電体の厚さが 0.5mm 未満の 4 層基板は、50Ω±10% の特性インピーダンスを達成できます。
2. トレース長を最小限に抑える
配線が 1 ミリメートルごとに寄生インダクタンスが追加されます。 EMI を防ぐために、クロック信号と差動ペア (USB 3.0 など) を 25mm 未満に保ちます。時間領域の反射率測定式を使用します。
T_prop = L√(LC)
ここで、L=配線長、L/C=ユニットあたりのインダクタンス/キャパシタンスです。
3. トレースベンディングの最適化
45° または円弧の曲がりにより、インピーダンスの連続性が維持されます。直角に曲げると静電容量が 20% (IPC-2251 準拠) 増加し、信号反射が発生します。 10GHz+ の設計の場合は、半径 ≥3 × トレース幅の曲線トレースを使用します。
4. ビア遷移を減らす
各ビアには 0.3 ～ 0.5pF の浮遊容量が導入されます (IPC-2221B)。 100G イーサネット設計の場合、信号パスあたりのビア数を 2 以下に制限します。 HDI ボードにはマイクロビア (直径 0.1 mm) を使用します。
5. 3Wルールによるクロストーク対策
平行トレースは、3 × トレース幅以上の間隔を維持する必要があります。 50Ω インピーダンスの場合、0.2mm の配線には 0.6mm のクリアランスが必要です。クロストーク結合係数:
K = 1/(1+(D/H)²)
ここで、D=トレース間隔、H=誘電体の高さ。
6. HF デカップリング コンデンサの導入
100pF ～ 10nF の X7R コンデンサを IC 電源ピンの 1mm 以内に配置します。 IPC-7351B に従って 2.2μF バルク コンデンサと組み合わせます。これにより、最大 5GHz の高調波が抑制されます。
7. 戦略的地盤分離の実施
アナログ/デジタル グラウンド間にフェライト ビーズ (600Ω@100MHz) を使用します。 IPC-2221 に従って 0.5mm 以上の間隔を維持してください。電源近くの単一点接続アース。
8. ループエリアを避ける
動作周波数ではリターンパスループを<0.01λに保ちます。 2.4GHz WiFi の場合、ループ面積は 12.5mm² 未満である必要があります。重要な配線に沿って λ/10 ごとにグランド ステッチング ビアを使用します。
9. インピーダンス整合の維持
以下を使用して特性インピーダンスを計算します。
Z₀ = (87/√(ε_r+1.41))×ln(5.98H/(0.8W+T))
ここで、ε_r=誘電率、H=誘電体の高さ、W=トレース幅、T=銅の厚さです。
10. 信号の完全性を維持する
1nH 未満のインダクタンス接地接続を使用して、接地バウンスを防止します。 BGA パッケージの場合、IPC-7093 に従って、ピンの 30% をグランド接続に割り当てます。
プロの PCBA サプライヤーと提携する
これらの技術を実装するには、精密な製造が必要です。インピーダンス制御された配線と信頼性の高い量産については、経験豊富な PCB サプライヤーにご相談ください。 1オンスの銅厚とロジャース材料を使用した多層RFボードの即時見積もりをリクエストしてください。
*データ参照: IPC-2221B、IPC-2141A、JESD51-12 規格*